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您现在的位置: 电子之家 >> 半导体 >> 正文   更新时间:2014-2-27 10:53:27  点击数:1437

为什么IC设计工程师需要知道光刻

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在30多年的半导体制造历史上,最大的一个挑战就是跟上1965年摩尔做出的预测,即集成电路中的晶体管数目每两年翻一番。
为了实现这个目的,IC尺寸越来越大,而特征尺寸越来越小。有两个方法来减小特征尺寸,一是减小用来刻印特征到晶圆的激光器波长,一是调整成像设备的数值孔径,使得晶圆上的成像更加清晰。
但是当特征尺寸低于光源波长时,从248nm的光刻工具开始情况有了改变。当尺寸小于激光波长时,图像开始失真,难于光刻。另外,有时临近图像还会变形。
而更小波长的研发却停滞于193nm,很多人在研究超紫外线(EUV)试图扩展193nm光刻的能力。目前,EUV离就绪还有5到15年的时间。
事实上,由于成本,EUV可能永远不会就绪。光刻的所有决定最终都归结到成本,业界还没法在适当的成本下推出这样的精度。
除了波长,关于精度的另一个因素就是光刻工具的数值孔径(NA)。一个通用的提高NA的方法是利用水来做浸液式光刻。
从光刻的角度看设计的难度,光刻师将特征尺寸代入一个公式:波长/NA=k1,此处k1是比例后的精度,也是光刻难易程度的一个表征。k1越大,光刻就越容易,k1越小,光刻就越难。浸液式光刻可以可以使NA大于1,但是还是会碰到困难,所以提高精度必须采用低k1的方式。
设计过程中低的k1就代表光刻越难,光刻对一些设计细节变得越来越敏感,所以在设计时必须制定很多限制条件,而现在的设计规则变得很复杂和繁复,设计者想要得到一个完美结果很困难。
最近几年的设计都会很受限,因为激光波长的减低在未来3到4年不会发生,采用浸液式光刻来提高数值孔径也已经很充分了,所以接下来几年都会继续使用193nm。想要降低特征尺寸,只能折衷设计。
同时,设计规则也很脆弱,它们对设计者来讲变得不再易于配置和遵循,所以在过去的5年里规则表很明显没有完全被依照。
那么该怎么办呢?要保证光刻师建立一个良好的设计规则表。并不一定要设计师成为光刻专家,也不一定要光刻师成为设计专家,但是主要的工作方向还是要健全光刻仿真,光刻师将他们的所知放入工具,而设计师可以利用这些数据,以此来分析光刻的难易程度。
建立这样的工具时最大的问题是工序问题。设计者需要在光刻制程确定制程节点前就布局标准单元,确定布局布线工具。比如你在用3年前TSMC提供的制程做设计,对于32nm,你必须在光刻到位前就开始设计,但是光刻制程能否在两年内到位是个问题,这个问题就会在生产开始前影响到设计流程。
事实上,随着45nm制程的推出,代工厂对于块cmos制程开始推荐限制性设计工具(RDR),要求采用先进的低功耗设计技术和设计为生产(DFM:design-for-manufacturing)工具,一些代工厂还推荐设计者采用概率分析工具,比如统计静态时序分析和统计功耗分析等来减低时序和功耗问题。
很明显,RDR的日子已经来到。
对于仿真技术也有一些问题要解决:你如何确保你仿真的是正确的东西?你如何确保输入参数就是你想要仿真的参数?对于光刻仿真OPC的供应商来讲,挑战在于如何利用光刻信息,它们是仿真成功的源泉。
本文是探讨光刻对设计工程师工作影响的第一部分,在第二部分中将讨论减小特征尺寸的第三种方法:两次图形曝光技术以及光刻仿真方面的一些进展。
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